【 倒计时第 四 周 】
Rigoron系列签核产品介绍
RigorFlow芯片设计全流程管理软件
截RigorFlow 芯片设计全流程管理软件是一款用来提升整个项目设计效率和QoR的芯片全流程管理工具，简明直观的可视化界面帮助工程师提升工作效率以及工程质量，同时也可以帮助管理者方便快速识别项目进度和问题点，设计全流程管理同时也会方便团队跨部门协作以及设计师个人任务的数据提取和汇总展示。该工具支持客制化定制与优化，兼容不同场景下的二次开发，助力芯片设计全流程管理标准化。该工具已得到知名大客户认可。
RigorCons时序约束签核管理软件
RigorCons时序约束管理软件是一款用来约束并管理贯穿于数字芯片后端设计多个阶段SDC的自动化工具，该工具运用日观多年实践经验的约束条件来自动并行检查验证多个SDC，尽早发现每个SDC中的缺失和错误，大幅减少人工审查SDC的时间，缩短迭代周期，避免流片造成的巨大损失，让设计师们有更多的精力解决更棘手的问题。该工具包含五个核心引擎：基于规则（Rule-based)引擎，形式化（Formal-based)引擎，等价性（Equivalence)引擎，层次化（Hierarchical)引擎，时序预算（Timing Budgeting)引擎。该工具处理过4GB以上的SDC文件，已经在大型客户得到验证。
RigorDRC设计规则检查签核软件
RigorDRC是一款全面DRC(Design Rule Check)设计规则检查软件，支持互连线，单元的设计规则检查，支持先进工艺节点的能力，运行效率高于国外同类工具，更适宜于处理超大规模的版图，包含友好的图形界面工具，便于设计者快速修复发现设计违例之处。
RigorEMIR电源完整性分析签核软件
RigorEMIR是采用现代计算架构，面向超大规模数字电路设计，提供signoff精度的功率，IR, EM等分析的电源可靠性解决方案。具备自主知识产权的高性能求解，分布式计算架构，多物理模型仿真，结合RigorTime引擎，覆盖从RTL到门级，全芯片，封装的电源完整性分析，包括静态/动态EM/IR分析，并为用户提供简洁友好的可视化诊断界面，助力设计者提早发现设计可能的隐患，快速高效定位并修复。
RigorTime静态时序分析签核软件
RigorTime是一款全方位静态时序分析产品，旨在解决最先进的时序要求，包括信号完整性（SI）分析、基于路径的分析（PBA）、片上变化（LVF、OCV）、多模和多角分析（MMMC）、层次化分析等。RigorTime不仅仅是一个分析工具，它还与Rigor系统深度集成。通过灵活的脚本语言，将时序签核与设计流程紧密结合，加快整个设计流程的时间收敛速度，大大提高设计收敛效率。
