【编者按】2024年，集成电路行业在变革与机遇中持续发展。面对全球经济的新常态、技术创新的加速以及市场需求的不断变化，集成电路企业如何在新的一年里保持竞争力并实现可持续发展？为了深入探讨这些议题，《集微网》特推出展望2025系列报道，邀请集成电路行业的领军企业，分享过去一年的经验与成果，展望未来的发展趋势与机遇。

本期企业视角来自：芯耀辉科技有限公司（以下简称：芯耀辉）

在科技飞速发展的当下，人工智能正迎来爆发式增长，AI芯片的广泛普及以及软件定义系统的迅速进步，正加速推动万物智能时代的到来。进入后摩尔时代，传统的芯片发展路径遭遇瓶颈，而3DIC、Chiplet等先进封装技术崭露头角，为突破困局提供了新的动力。这些技术不仅为芯片性能和集成度的提升开辟全新的方向，还带来了创新的解决方案，成为推动芯片行业持续进步的重要驱动力。

在这一时代背景下， IP与IC设计技术正处于新一轮变革的关键节点，迎来前所未有的机遇。在复杂的芯片设计架构中，各类IP扮演着至关重要的角色，它们如同连接芯片内部计算模块与外部设备的桥梁，不可或缺。AI芯片因为需要处理和传输海量的数据，不仅是在芯片内部不同计算模块直接需要进行高速的数据交换，比如CPU，GPU，NPU之间会通过UCIe、Die-to-Die接口等IP来实现高带宽、低延迟的互连，同时也需要与外部的设备进行高效、可扩展以及一致性的互连，比如会通过PCIe，Serdes等接口IP与存储和网络设备等进行数据间的高速且准确的传输。而且AI芯片在运行时需要频繁地读写大量数据，对内存的带宽和容量要求极高，通过HBM，DDR，LPDDR等接口IP与存储颗粒之间实现高速的数据传输，有效解决带宽瓶颈，加速数据在芯片和内存之间的流动，从各个方面满足AI芯片对内存容量和带宽的需求。所以在AI芯片领域，接口IP在可以显著提升AI芯片性能的同时，还可以实现功能优化和扩展，帮助客户充分释放设计上的潜能，承担愈加关键的作用。

打造一站式完整IP平台解决方案，实现从传统IP向IP2.0的战略转型

回顾2024年，国内半导体产业经历了诸多内外部挑战。尽管如此，对于芯耀辉而言仍是收获颇丰的一年。

面对人工智能市场迅速崛起，芯耀辉推出的UCIe，HBM3E以及112G SerDes等高速接口IP均广泛应用在Chiplet和人工智能领域，UCIe技术解决了Chiplet的芯片内D2D互联问题，HBM则提升了高带宽内存与芯片间的互联效率，而112G SerDes则实现了芯片间的高速互联，显著提高了集群效率。

UCIe凭借其高带宽密度，低传输延迟与PCIe和CXL复用等优势，已成为Chiplet中D2D互联标准的首选，芯耀辉推出的UCIe IP涵盖了PHY和Controller IP两大模块，其中PHY IP在先进封装上最大速率可以支持32Gbps，标准封装上最大速率也可以支持到24Gbps，并且拥有极佳的能效比和低传输延迟，最大传输距离支持到50mm，远超标准协议中的25mm，为客户的Chiplet方案提供了更大的灵活性和可扩展性，同时Controller IP兼容FDI、AXI、CXS.B等多种接口，让客户在集成使用时实现与系统设计的无缝切换。

HBM以其高带宽、低功耗和低延迟的特性在AI、高性能计算等领域表现突出。芯耀辉也顺势推出了国产工艺上的HBM3E PHY和Controller IP，其中PHY的最大传输速率可以支持到7.2Gbps，Controller拥有卓越的带宽利用率，最大速度可以支持到10Gbps。而在SerDes领域，Serdes IP以其高数据传输速率和低功耗特性，在数据中心内部连接和外部通信中成为首选解决方案，芯耀辉推出了不同组合的SerDes PHY，最高支持112Gbps，并支持PCIe、OIF和以太网等多种协议，满足不同客户对速率的需求。同时，芯耀辉还推出了兼容PCIe和CXL的控制器IP，一站式解决客户的IP选型和集成难题。

芯耀辉在2024年成功研发了上述高速IP，并已完成交付。在研发过程中，芯耀辉就与众多客户进行了深入的讨论并达成了合作意向。产品推出后，迅速获得了人工智能、数据中心和高性能计算等领域客户的积极反响，并与他们展开了深入的合作。

值得一提的是，2024年，芯耀辉成功实现了从传统IP到IP2.0的战略转型，帮助客户在激烈的市场竞争中取得优势。通过一站式完整IP平台解决方案实现了全面升级，不仅提供高性能、低功耗、强兼容的高速接口IP，还配套提供基础IP和控制器IP，帮助SoC客户从内到外提升性能。注重产品的可靠性、兼容性与可量产性，并提供系统级封装支持，优化PHY布局、Bump和Ball排布，提升量产性能，帮助客户加速产品上市。同时，芯耀辉通过整合完整的子系统资源，从方案制定到集成验证，再到硬化和封装测试，提供端到端的解决方案。此外，芯耀辉积极推动国产供应链，提供Substrate和Interposer设计参考，协同上下游产业链，助力产业技术突破。

AI为半导体IP产业带来新增量，国产IP机遇与挑战齐飞

在全球半导体IP市场规模持续增长的同时，人工智能、数据中心、智能汽车等新兴领域为半导体IP产业带来新增量，这些领域对高性能芯片的需求不断增长，极大地推动了IP市场的持续发展，特别是对接口IP的需求日益增加。但是随着外部一些不确定因素，国产化需求更加紧迫，国产先进制程的迭代速度变慢，给国产化IP提供了机遇的同时也带来了极大的挑战。

机遇是随着国产化需求的推动，国产芯片背靠着广阔的市场优势，为国产IP的发展提供了广阔的空间，未来市场会稳步扩张，特别是Chiplet相关的产品和服务，一定会迎来一段蓬勃发展期。

挑战来自于国产先进工艺迭代的速度放缓和国外先进工艺获取的难度增加，SoC在这一背景下会对国产IP提出更高的要求，需要在现有工艺基础上实现更高速的接口IP设计，无疑增加IP设计的难度和成本。与此同时， Chiplet作为SoC架构改进的首选方案，虽然能应对这些难题，但也带来了封装、测试和量产等一系列挑战，同样也会影响到IP设计。因此，IP公司不仅要提供可靠、兼容性强且可量产的IP产品，还需要具备强大的系统封装设计能力和供应链管理能力，以确保整体解决方案的顺利实施。

面对如此机遇与挑战，芯耀辉接下来将继续优化现有工艺上的接口IP，以满足客户多样化的应用场景需求，通过提升接口IP性能充分释放国产工艺的潜能，同时紧跟协议演进的步伐，逐步推出符合DDR6，LPDDR6，PCIe7等先进协议标准的接口IP。另外也会扩展覆盖不同Foundry和工艺的Foundation IP，并推出更多性能优化的数字控制器IP，为客户提供更广泛的选择和更强的技术支持。

在新兴的Chiplet市场，芯耀辉将提供系统级的封装设计方案，帮助客户推出高可靠性和可量产性的Chiplet IP产品，并携手国产上下游企业，共同打造完整的国产供应链。在车规芯片领域，凭借芯耀辉此前在AEC-Q100和ISO26262功能安全认证方面的丰富经验与IP积累，公司将进一步拓展车规IP解决方案的覆盖范围，协助客户加速功能安全评估，确保实现相应的目标ASIL等级，从而帮助SoC客户缩短设计、认证和产品发布的时间，降低成本。

芯耀辉认为，作为一家本土IP授权服务企业，必须深入了解客户的需求，全面掌握客户的应用场景和实际需求，开发出完全贴合客户需要的IP产品并提供客户所需要的IP相关服务。同时，不能去做行业追随者，仅仅寻求国产替代方案，而应聚焦市场需求，做其他的国产厂商没有做好的但是又非常有难度的东西。专注做有难度、有价值的产品，完善产业链，通过IP授权和服务为产业提供强有力的支撑，为芯片产业创造最大的价值。

当前及未来十年，是半导体产业，尤其是中国半导体的黄金十年，尽管自去年以来，半导体行业面临增速放缓和今年更加严峻的封锁形势，我们依然坚信半导体行业将会迎来全面复苏，在这样的市场变动过程中，更加能够凸显芯耀辉真正地在攻坚克难做实事，脚踏实地推进技术创新和解决方案方面的优势。随着行业复苏的到来，公司将迎来更大的增长机遇。

展望2025年，芯耀辉将以全新的IP2.0成熟方案为核心，结合高可靠性、可量产的IP组合、完整的子系统解决方案、系统级的封装设计，以及强大的供应链能力，预见并解决客户在IP应用中可能遇到的各种挑战，更好地适应市场创新需求。