中国科学技术大学集成电路学院胡诣哲课题组在高速模数转换器（ADC）设计上取得新突破。研究人员提出一种基于可复位环形压控振荡器（R-RVCO）的全新ADC架构，实现了最高2.5 GS/s的采样率，成功跨越了此前同类架构长期难以突破的GHz级速度门槛。相关论文发表在集成电路领域国际知名期刊《IEEE Journal of Solid-State Circuits》（JSSC）上。
随着AI计算、超高速无线和有线互联技术的快速发展，能够处理GHz级带宽信号的高速ADC变得愈发关键。与此同时，先进CMOS工艺正不断向低电压、高集成度方向发展，传统依赖模拟放大器的ADC设计在速度、功耗及工艺兼容性方面遇到越来越大的挑战。相比之下，基于压控振荡器（VCO）的ADC因其高度数字化的结构、简洁的电路以及对先进工艺的良好适应性，被视为一种有前景的替代方案。然而，这类ADC的工作频率长期以来被限制在GHz以下，成为阻碍其实际应用的主要短板。
针对传统VCO型ADC在奈奎斯特采样条件下所面临的相位噪声累积效应和量化噪声受限问题，研究团队从理论建模和电路架构两方面入手，建立了一套统一的行为级模型和噪声分析框架，找出了限制采样率提升的根本原因。在此基础上，他们提出了一种离散时间开环R-RVCO型ADC结构——通过在VCO内部引入差分传输特性，无需额外使用微分器即可有效抑制相位噪声累积，同时避免在奈奎斯特频带内出现量化噪声整形，从而将信噪比提高了约3dB。
该架构还省去了数字差分模块，增强了对触发器亚稳态的容忍能力，使系统更加鲁棒。在具体电路实现上，团队设计了自适应重置技术，实现了VCO重置电压与振荡幅度的精确匹配；此外，在粗量化器和细量化器中分别采用了动态开关缓冲结构和相位折叠技术，提升了相位提取效率并减少了硬件开销。
该芯片采用22nm CMOS工艺制造，核心面积仅为0.0022 mm²，支持从500 MS/s到2.5 GS/s的可调采样率。在2 GS/s采样率下，实测信噪失真比（SNDR）达到39.1 dB，Walden能效指数（FoM_W）低至31.3 fJ/conv.-step。这一成果为未来高速、低功耗、高集成度ADC芯片的设计提供了全新思路，有望在AI计算、高速通信、雷达探测等领域发挥重要作用。
