闪存的容量已经取得了令人难以置信的进步，这要归功于单片3D处理技术，它可以堆叠200多层，未来几代产品有望达到1000层。但同样重要的DRAM也实现了类似的可制造3D架构。然而，找到一个足够大的储存电荷的装置（例如电容器）一直是个难题。
目前，有几种用于构建带电容器和不带电容器的3D DRAM的新思路正在探索中。
Lam Research（泛林集团）的半导体工艺和集成全球高级经理Benjamin Vincent在最近的一篇博客中指出，“DRAM的进步是由缩放驱动的，随着每一代工艺的推进，整体尺寸不断缩小。DRAM正追随NAND的脚步，向三维方向发展，以便在单位面积上构建更多的存储空间。这对行业来说是件好事，因为它推动了内存的技术发展，而且每平方微米的位数越多，生产成本就越低。”
减小单元尺寸是增加单层DRAM芯片上可存储数据量最明显的方法。但垂直电容器会产生非常厚的层，难以堆叠。一些努力试图水平运行电容器，另一些则完全取消了电容器。然而，没有一种方法可以达到最佳效果。虽然我们距离这种DRAM的商业化生产可能还有几年时间，但正在采取的措施具有启发意义。
3D DRAM有两个含义，其中之一已经投入生产。“3D DRAM最常见的用例是高带宽内存（HBM）。” Synopsys HBM接口解决方案高级产品经理Bhavana Chaurasia表示，“HBM为当今的高性能数据中心SoC提供了所需的带宽和性能。”
但HBM是一种堆叠芯片存储器，而不是像3D NAND闪存那样的单片芯片。如果在HBM架构中使用单片3D DRAM芯片，将能立即提升性能。Synopsys嵌入式存储器首席产品经理Daryl Seitzer说道，“当商业上可行的3D DRAM可用，并且诸如热管理之类的芯片堆叠问题得到进一步解决时，这对HBM供应商来说将是一个好消息，因为它引入了存储密度和能效改进，这将对数据中心和AI应用产生影响。”
第一步是缩小单元
优化单层DRAM单元比堆叠单元要容易得多，尽管“容易”是一个相对术语。最简单的方法是打印更小的特征尺寸，这可以通过使用193nm ArF光刻技术推动自对准双重和四重图案化（SADP、SAQP）或转向极紫外（EUV）光刻技术来实现。
Brewer Science业务发展经理Daniel Soden表示：“在减少占用空间方面，最新的举措使EUV图案化与用于尖端2D DRAM节点的传统ArF SADP和SAQP工艺形成了鲜明对比。”
这些进步将在绝对意义上缩小单元尺寸，但相对于最小特征尺寸而言，其尺寸保持不变。另外，目前正在努力改变单元架构，以便实现4F2的面积效率（其中F是最小特征尺寸）。三星在IMW 2024会议上宣布了上述努力。它采用垂直通道晶体管，允许在每个字/位线交叉点放置电容器，并从当前的6F单元移动到4F2。但它需要包括铁电体在内的新材料以及高精度制造。该公司的目标是在2025年完成这个版本。
图1 ：减小单元尺寸。每个字线/位线交叉处都有单元可用。来源：Bryon Moyer/Semiconductor Engineering
这种新单元提供了更好的每层单元容量，但它仍然使用垂直电容器。因此，尽管三星正在努力在2030年实现3D堆叠DRAM，但4F2架构不会成为实现这一目标的途径。
铁电体也是韩国科学技术院（KAIST）的研究课题。2022年纳米融合会议上的一篇论文探讨了萤石结构的氧化铪，而2024年VLSI研讨会上的一篇论文则研究了铪锆氧化物（HZO）。在这两种情况下，人们的兴趣都在于准同型相边界（MPB），它将材料的两个相分隔开来，尽管具体是哪两个相取决于材料。
将电容器侧放
老牌内存生产商的主要努力是尝试摆脱垂直电容器。实际上，这种层会非常厚，导致堆叠效率低下。通过将电容器侧放，层会变得更薄，但单元仍会水平扩展。三星计划在其堆叠版本中采用这种方法。它称修改后的单元小于4F2，这在初次看时似乎与电容器的尺寸不符。但单元本身并不具有这种尺寸，因为单元本身会大得多。通过堆叠，你可以用实际的单元尺寸除以层数，从而获得小得多的有效面积效率。
三星尚未透露具体如何实现这一点。但泛林集团发布了一篇博客，阐述了如何实现这一目标的想法。泛林集团是一家半导体加工设备供应商，因此大概不会涉足DRAM业务。该公司也不太可能透露其客户在做什么，因此以下讨论实际上更多的是说明性的，而不是确定性的。
第一个基本概念是将具有垂直盖的单元翻转到侧面，这带来了自身的挑战。“DRAM技术的不断扩展正在推动使用水平电容器堆栈的3D几何结构，”Vincent说道，“水平方向需要横向蚀刻，这很困难，因为凹槽尺寸差异很大。”
图2：翻转单元以使电容器水平放置。在这个概念视图中，图形是实际旋转的。但仅凭这一点，并不是一个可制造的配置。来源：泛林集团
泛林集团随后提出了对单元的三项更改。首先是将位线滑到存储单元的另一侧，从而减少沿途有源区域的长度。此时，细长的电容看起来不合适。它们之所以有这种形状，是因为垂直放置时，对面积有有益的影响。但一旦翻转，就会占用更大面积。重要的是电容器的表面积，所现有空间使电容更宽、更短。
“电容器需要缩短，它们不能像现在这样长，并且堆叠以优化单位面积的比特数量，”Vincent说道，“需要通过工艺/设计优化来定义每比特面积与电容器长度之间的适当平衡。”
在泛林集团提出的第二个单元变更中，环绕栅极（GAA）晶体管进一步缩小了芯片尺寸。其他人也认同GAA举措的价值。
Brewer的Soden说：“从功能的角度来看，对环绕栅极（GAA）和电容器结构进行更彻底的重新构想可能更有意义，但它需要新的自旋步骤、光刻技术和沉积/蚀刻集成。”
图3：制作更小的水平单元。位线可以滑动到右侧，为更宽（因此更短）的电容器腾出空间，从而占用更少的面积。来源：泛林集团
最后一个主要更改是将多个单元连接到每个位线以提高效率。
图4：增加连接到每个位线的单元数量。来源：泛林集团
3D NAND的一个更显著特征是侧面用于连接各个层的楼梯结构。虽然这种方法很有效，但它也占用了很多空间。泛林集团建议使用内部通孔作为连接。
图5：内部通孔连接各层，作为楼梯结构的替代方案。来源：泛林集团
这导致了如下图6所示的堆叠结构，单个单元的占用空间比3D NAND单元的占用空间大得多，但无论如何实现，它都比传统DRAM密度大得多。
Vincent 提醒道：“蚀刻和沉积专家可能会对我们的模拟结果感到震惊。例如，我们考虑在架构中蚀刻和填充30nm临界尺寸和2µm深度的沟槽。”换句话说，要将这些想法转化为商业上可行的产品，还有很多工作要做。
图 6：根据泛林集团的建议设计的3D DRAM结构。资料来源：泛林集团
去掉电容器
任何时候电容器涉及DRAM单元，它都需要在某个方向上占用空间。水平方向上，它将比三星2025年推出的4F大得多。因此，人们不禁想问，有没有不用电容器就能做到这一点的方法，答案是肯定有的。研究人员已经研究了很长时间。但只有一家公司提出了商业提案，而不仅仅是研究项目。
研究中的一种替代方案涉及栅极控制晶闸管。晶闸管是一种双极PNPN结构，触发后会锁存并传导高电流。除非使载流子耗尽，否则无法关闭它，而这需要一段时间。栅极控制版本有一个额外的端子，可以更快地关闭它。
这种方法的挑战在于，它需要多条字线来设置水平硅片上各个区域的极性，以创建PNPN结构。这些并不是同一字线在同一电压下的副本。相反，它们共同充当字线，但个别字线将有不同的电压，一些为正，一些为负，以创建增强或耗尽区域。早期的提案需要三条这样的字线，但 Macronix的进一步工作将其减少到两条。
图7：可控晶闸管作为无电容的DRAM单元。每个“字线”实际上有三条不同电压的线，用于设置n区和p区。Macronix提出了一个双字线版本。来源：Bryon Moyer/ Semiconductor Engineering
另一种“无电容”单元采用浮体，类似于用于闪存的浮栅。它是一个没有出口的导电区域，因此理论上应该能够保持电荷。这种结构已经研究了很长时间，特别是在绝缘体上硅（SOI）晶圆上，但它们的成果并不理想。
然而，Neo Semiconductor声称已经克服了先前的限制，并提出了用于商业用途的特定技术。负电压下的第二个晶体管栅极加上超薄主体可实现背栅极通道深度（BCM）调制，从而将保留率提高40000倍，将感应窗口提高20倍。
Neo Semiconductor CEO兼联合创始人Andy Hsu解释说：“浮体电池是20年前开发的，使用SOI晶圆将电池体与基板隔离，从而成为用于存储电荷的电容器。然而，由于与数据保留、漏电流以及控制浮体电位相关的挑战，尤其是在缩小到较小的电池尺寸时，它未能成功进入量产。根据模拟，双栅极这种机制可以增加感测裕度和数据保留。”
与电容器相比，浮体是一种尺寸适中的结构。它将单元尺寸进入NAND闪存所用的范围，尽管它仍然比闪存单元大一些。重要的是，读取过程现在是非破坏性的，这应该会减少延迟，因为读取后写回不是必需的。读取电流约为传统单元的10%。
图8：Neo的3D浮体概念。浮体中电荷的有无决定了单元状态。来源：Neo Semiconductor
这种结构提供了一个看起来非常类似于3D NAND的DRAM堆叠。“这项技术基于两种成熟技术。”Hsu指出，“它结合了已经得到验证的浮体单元和3D NAND闪存。”尽管浮体单元从未进行量产，而解决先前浮体问题的双栅极版本仍有待验证。
图9：Neo的浮体堆叠结构。来源：Neo Semiconductor
直到今年，该公司还使用模拟来证明（至少在理论上）新想法是可行的。2024年，该公司发布了TCAD模拟结果，并开始制造概念验证（PoC）晶圆。“第一个电池PoC将处于电池级别，”Hsu解释说，“我们可以演示该过程，优化电池尺寸，并对所有操作进行测量。”
第一阶段预计将于2025年产出晶圆。第二阶段将把该模块集成为完整的设备，预计于2026年完成。
向业界推销全新的想法总是很难。如果先前的研究引发了人们对此类技术的担忧，那么就更加困难了。主要存储器制造商在考虑授权之前需要确信这些想法是可靠的。这就是PoC的作用。鉴于2026年的可用性，业界仍需要多年时间来确保朝这个方向发展不会导致最后一刻出现致命的意外缺陷。
半导体行业，尤其是保守的内存行业充斥着过于革命性的伟大想法，最终败给了对现有方法进行不太理想但足够好的修改。“新架构总是比现有方法的实施更具挑战性，”Soden观察到。
例如，如果Neo技术证明其可行性，三星会放弃其水平电容技术吗？当然，这取决于承诺的利益与背离传统技术的风险之间的权衡。
在这种情况下，好处是显著减少单元面积。假设它有效，任何采用它的制造商都会比坚持使用水平电容器的公司获得成本或容量优势。内存仍需要刷新，但它可以允许更慢的刷新率。这将节省电量。PoC测量应该提供可靠的数字，以帮助确定未来行业方向。
3D DRAM并非指日可待
所有正在进行的努力都需要多年的开发和评估，才能实现商业化。泛林集团的提议仅止于此，其他人需要与他们一起开发实用版本。三星首先专注于4F2的努力，然后再着手解决堆叠问题（至少根据其公开声明）。晶闸管仍在研究中，而Neo的方法需要多年的验证。
期望在这十年结束之前取得巨大进展未免过于乐观。但根据目前的努力，世界最终将迎来3D单片堆叠DRAM。唯一的问题是它会是什么样子，以及什么时候会准备好。
参考链接：
https://semiengineering.com/baby-steps-towards-3d-dram/
（校对/张杰）
