JEDEC（固态技术协会）近期发布了JESD270-4 HMB4高速存储器标准，这是一项新的内存标准，旨在满足人工智能（AI）工作负载、高性能计算（HPC）和高级数据中心环境快速增长的需求。随着数据密集型应用的不断发展，新标准引入了架构变更和接口升级，旨在提升内存带宽、容量和效率。

HBM4延续了HBM系列标志性的垂直堆叠DRAM芯片设计，但在其前代HBM3的基础上进行了一系列改进，在带宽、效率和设计灵活性方面均有显著提升。HBM4的其中一个关键升级是每个堆栈的独立通道数量翻倍，将通道数从16个增至32个，从而提升性能。HBM4为AI芯片带来了更高的带宽和更大容量的DRAM存储器芯片堆栈。

HBM4通过2048bit接口提供高达8Gb/s的传输速度，每个通道拥有两个伪通道，可将总带宽提升至2TB/s。这为设计人员提供了更大的灵活性和独立的方式来访问4层、8层、12层和16层DRAM芯片堆栈。这些芯片的密度可达24Gbit或32Gbit，从而提供64GB的更高立方体密度。

在能效方面，HBM4规范引入了对一系列供应商特定电压电平的支持，包括0.7V、0.75V、0.8V或0.9V的VDDQ（数据输出缓冲器电压）选项，以及1.0V或1.05V的VDDC（供应芯片核心电压）选项。据称，这些调整有助于降低功耗并提高不同系统需求下的能效。

HBM4还保持与现有HBM3控制器的兼容性，使单个控制器能够支持任一内存标准。这种向后兼容性简化了采用过程，并允许更灵活的系统设计。

此外，HBM4还集成定向刷新管理（DRFM），可增强行锤缓解（row-hammer）能力，并支持更强大的可靠性、可用性和可维护性功能（RAS）。

HBM4的显著架构变化是命令总线和数据总线的分离，旨在增强并发性并降低延迟。此修改旨在提高多通道操作的性能，这在AI和HPC工作负载中非常普遍。此外，HBM4采用了全新的物理接口并改进了信号完整性，以支持更快的数据速率和更高的通道效率。

HBM4的开发凝聚了包括三星、美光和SK海力士在内的主要行业参与者的通力合作，这些参与者也为该标准的制定做出了贡献。预计这些公司将在不久的将来开始展示兼容HBM4的产品，三星表示计划在2025年开始生产，以满足AI芯片制造商和超大规模计算厂商日益增长的需求。

随着AI模型和HPC应用对计算资源的需求不断增长，对更高带宽和更大容量内存的技术需求也日益增长。HBM4标准的推出旨在通过概述下一代内存技术的规范来满足这些需求，这些技术旨在处理与这些工作负载相关的数据吞吐量和处理挑战。（校对/李梅）