随着集成电路密度不断提高,晶体管的工艺节点不断微缩,已逼近物理极限。三维互补式场效应晶体管(3D CMOS)技术成为破局的潜在路径。传统硅基3D CMOS集成技术热预算较高,导致工艺复杂成本提高,并可能引发性能退化等问题,限制了其商业应用。

针对上述问题,中国科学院微电子研究所抗辐照实验室李博研究员、陆芃副研究员团队基于碳纳米管材料低温成膜能力,提出一种碳纳米管/硅异质集成(CNT/Si Heterogeneous Integration)的3D CMOS技术,实现了180nm SOI器件后道的低温(≤150℃)碳纳米管器件集成。团队提出了面向高性能数字电路应用的工艺优化方案,实现了碳纳米管器件阈值电压的精准调控,可完成N、P晶体管电学特性的匹配,3D CMOS噪声容限显著提升(NMH/NML = 0.404/0.353× VDD),同时实现了高增益(~49.9)、超低功耗(390 pW)及高均一性(片间差异<6%)等优异性能。为论证该技术在先进工艺节点中的集成能力,团队使用TCAD仿真搭建了14nm FinFET/CNT 3D CMOS电路单元,理论分析显示其在噪声容限和功耗方面优于商用14nm-FinFET工艺。

基于该研究成果的论文“Low-Thermal-Budget Construction of Carbon Nanotube p-FET on Silicon n-FET toward 3D CMOS FET Circuits with High Noise Margins and Ultra-Low Power Consumption”近期发表在国际著名期刊Advanced Functional Materials上(DOI:10.1002/adfm.202504068)。本工作由微电子所李博研究员团队、南京大学朱马光研究员团队、安徽大学胡海波教授团队合作完成,微电子所为第一单位。

图1 碳硅三维异质集成CMOS FET器件示意图

图2 碳纳米管器件与硅基器件的电性匹配

图3 碳硅CMOS FET器件电学性能表现