近日，系统级验证 EDA 解决方案提供商芯华章科技与北京开源芯片研究院（以下简称 “开芯院”）宣布，双方基于芯华章的P2E 硬件验证系统双模验证平台，共同探索适用于 RISC-V 架构的高效验证方法学，基于开芯院昆明湖四核设计，预期实现倍数级的效率提升，解决RISC-V CPU设计在验证中用例运行时间长和调试难度大的双重挑战。

复杂的RISC-V处理器设计验证，往往存在用例运行时间长和调试难度大的双重挑战，因此 CPU 设计团队通常利用双平台配合实现验证任务，传统验证方法带来的挑战如下：

• Prototyping （原型验证）平台负责大量软件测试、性能分析等，但软件测试作为 CPU 子系统的主力验证方法，依然会遇到 RTL 设计问题，Prototyping平台由于自身的调试能力问题导致调试效率较低；

• Emulation（硬件仿真） 平台负责 CPU 指令集级别随机验证、初始软件测试版本构建和深度问题调试，但由于Prototyping 和 Emulation 平台的验证环境的差异，可能导致 Emulation 平台无法复现问题，Emulation 运行速率低导致 case 运行时间过长。

因此，开发一套针对 RISC-V 架构的高效验证方法学迫在眉睫。

芯华章的P2E 硬件验证系统集成了原型验证和硬件仿真双模式，依托自主研发的一体化 HPE Compiler，支持芯片设计的自动综合、智能分割、优化实现和深度调试。该平台基于统一芯片、硬件和软件，实现了硬件仿真和原型验证的无缝集成，能有效缩短芯片验证周期，已在获得国内外众多头部芯片设计厂商的广泛采用。

针对 CPU 设计验证的双重挑战，芯华章和开芯院充分利用 P2E双模能力，开发出一套高效、全面的验证方法学：

• 基于相同的验证环境，同样的编译流程，相同的硬件平台，同时构建 Prototyping DB 和 Emulation DB，确保了不同平台之间差异最小；

• 验证工程师在 Prototyping DB 运行测试用例，一旦遇到深层问题，切换到 Emulation DB 实施硬件调试；

• Emulation DB 提供灵活 Trigger 和全信号可视的能力，为深层调试提供保障。

2025 年 7 月 11 日，本次合作的研究成果发布，基于昆明湖四核设计，在相同的验证环境下，同时产生 Prototyping 和 Emulation 双 DB，其中 Prototyping 性能达到 9.2MHz，Emulation 性能为 5.2MHz。Emulation 平台开启 Massive Probe 功能，添加 230万条信号用于 Core 的调试，并添加 Dynamic Trigger 功能用于高速定位出错的时间点。

此外，此次探索完全基于芯华章昭睿FusionFlex云平台进行部署和调试。从对 RISC-V 感兴趣的设计公司角度来看，这极大简化了 RISC-V IP 的评估成本，设计公司直接登录云平台即可实施评估；从开芯院角度而言，更多的用户在线体验和测试也有助于 RISC-V IP 更快地收敛和成熟。

开芯院唐丹博士表示：“RISC-V 生态的繁荣离不开高效的验证技术支持。与芯华章的合作，能够充分整合双方资源，有望为 RISC-V 验证方法学带来新的突破，进一步提升我国在开源芯片领域的技术竞争力。”

芯华章联合CEO谢仲辉表示：“此次与开芯院的合作，是芯华章在推动国产 EDA 技术与开源芯片生态融合发展道路上的重要一步。我们希望通过双方的共同努力，能够为 RISC-V 处理器的验证难题提供创新解决方案，助力 RISC-V 架构在更多领域实现广泛应用。” 

随着合作的深入开展，芯华章与开芯院将持续分享研究成果，推动相关技术在行业内的应用与推广，为国产RISC-V 处理器的研发与产业发展贡献力量。