堆叠纳米片全环绕栅（GAA）晶体管因其卓越的栅控能力、优异的驱动性能和灵活的电路设计，被视为继FinFET之后主流集成电路制造的核心晶体管结构。三星（Samsung）、台积电（TSMC）和英特尔（Intel）等半导体巨头已在3纳米及以下技术节点开始或计划采用这一器件进行大规模生产。然而，目前的堆叠纳米片GAA器件面临着沟道界面态较大，难以实现理想的亚阈值开关的挑战。一个关键原因是新引入的GeSi/Si超晶格叠层在材料界面上容易受到集成热预算的影响，导致Ge原子的扩散与再分布。这样一来，纳米片沟道释放后表面会残留微量Ge原子，进而引发额外的界面缺陷，降低载流子的导电性能。

为了解决这一难题，中国科学院微电子所集成电路先导工艺研发团队提出了一种低温臭氧准原子级处理（qALE）技术，与GAA晶体管纳米片沟道释放工艺完全兼容。该技术在纳米片沟道释放后，通过极薄的臭氧自限制氧化与腐蚀反应，精准去除纳米片沟道表面残留的Ge原子，避免损伤内层Si沟道。经过低温qALE处理后，CMOS器件的特性显示，纳米片沟道的界面态密度降低了两个数量级，晶体管的亚阈值开关摆幅优化至60.3 mV/dec，几乎达到器件的热力学理论极限（60mV/dec），漏电流（Ioff）降低了66.7%。此外，由于处理后沟道表面电荷引起的载流子散射明显减少，晶体管开态电流（Ion）也提升了超过20%。这一研究为制备高性能的堆叠纳米片GAA器件提供了一条高效且低成本的技术路径。

基于本研究的论文“Record 60.3 mV/dec Subthreshold Swing and >20% Performance Enhancement in Gate-All-Around Nanosheet CMOS Devices using O3-based Quasi-Atomic Layer Etching Treatment Technique”（doi:10.1109/LED.2024.3524259）近期发表在IEEE Electron Device Letters上，并成为该期刊的封面论文（图3）。微电子所研究生蒋任婕和桑冠荞为论文的第一作者，张青竹研究员和殷华湘研究员为共同通讯作者。该研究得到了中国科学院战略性先导专项（A类）和国家自然科学基金的支持。

图1：低温臭氧准原子级腐蚀（qALE）技术和GAA晶体管沟道形貌

图2：沟道qALE处理的GAA CMOS晶体管电学特性

图3：论文入选IEEE EDL期刊封面